Lab1

本实验也是热身的一部分，所涉及的内容仍然没有超过《数字逻辑设计》一课的实验内容🧐。

第一节： ALU 与 Register Files，使用给定的 IP 核组装一个 ALU 模块，自己设计实现一个寄存器组。

第二节：简单的有限状态机设计，完成序列检测任务。

开始实验之前，你需要回顾或简单思考：（并不是思考题）

• IP core 是什么，怎么调用？
• 如何对设计的模块进行测试？
• Verilog 中
  • 实现基本功能的 module 由哪些部分组成？
  • always @() 块是什么含义，怎么使用它来完成寄存器组读写操作？
  • 类型 wire 和 reg 的区别是什么？
  • 赋值操作 = 与 <= 的区别是什么？
• FSM（Finite State Machine，有限状态机）是什么，你会怎么设计状态转移部分的 code？

提交实验报告时，你需要附上部分源代码，请注意按照格式更改文件名：

src_0_3_3210101145_王某某.zip/ # 用一个zip打包源代码
├── Lab1 # 本实验要求提供的源代码文件
│   ├── ALU.v # ALU 部分
│   ├── ALU_tb.v
│   ├── Regs.v # RegFile 部分
│   ├── Regs_tb.v
│   ├── seq.v # FSM 部分
│   └── seq_moore_tb.v
├── Lab2
└── Lab3

report_0_3_3210101145_王某某.pdf # 你的实验报告，Lab0-3合成一份，注意提交PDF格式

按时提交到学在浙大平台。