写在前面

Success

你好！自第一次担任数字逻辑设计助教已有两年，一共带了三届同学，希望本文档有帮助到一些同学完成实验。之后我应该不会再担任数逻助教，本文档亦不会再进行更新。本人能力有限，文字表达不甚清晰，请新同学们辩证看待文档内容。

祝各位同学能够开心完成本课的所有实验 😄

PS 很多同学反馈数逻/计组/体系系列课程的实验部分体验不好，本文档也只是将原本写在 slides 里的内容换了种形式并添加了一些便于理解实验内容的描述，并没有实现我最初重构实验的想法。不少数逻/计组/程算班里的同学已经开始自己担任助教工作了，如果各位希望基于本文档进行更新或需要其他帮助，请通过邮件联系我，很期待能与各位合作！

Tip

在阅读本文档时，建议使用亮色模式，暗色模式下一些图片可能较难分辨。亮暗色模式可以点按页面右上角的切换按钮进行切换。

当然，如果你发现某些图片难以辨认，欢迎联系助教或在仓库中提出 Issue。

你好👋！

《数字逻辑设计》实验主要内容是使用 Verilog 语言完成数字逻辑设计。实验形式以分节小实验为主，期末完成一个项目作为大作业。

💡请在第一次实验课前安装 Vivado 与 logisim-evolution，可参考“热身”中“实验工具安装”一节。

更新日志

这里将记录最近十次比较重要的更新。

时间	内容
2024.2.13	[Release] Lab4~D
2024.1.11	[Init] 2023 -> 2024

迟交政策

本实验（除 bonus）共需提交 3 份实验报告，你一共拥有 4 天的“自由时间”，迟交政策如下：

• 每份实验报告会提前给出截止时间，通常为对应最后一次实验的下一周。
• 从截止时间起，迟交时间不足 24 小时的计为 1 天，不足 7 天的计为 1 周（如，你迟交了 1 min，则计迟交 1 周）
  • 迟交一周，实验报告获得的分数扣除 30%；
  • 迟交两周，实验报告获得的分数扣除 60%；
  • 迟交三周，实验报告得 0 分。
• 如果你不幸迟交，你可以使用手中的“自由时间”抵消迟交的影响，请注意：
  • 你一共有 4 天的自由时间；
  • 默认不使用自由时间，你需要在要求助教开启补交时说明使用的自由时间天数；
  • 即便使用了“自由时间”，你的提交时间也不能晚于《数字逻辑设计》期末考试当天 23:59，此后的提交记 0 分。
• 验收截止时间会在期末前给出，在此之前验收通过的都不会扣除获得的验收分数；
  • 根据实验进度，会对实验验收顺序赋予优先级，并在课程群通知，请尽早完成各验收以减少等待验收的时间。

Example

大琦的某实验

• 实验报告迟交了 9 天 2 小时，她使用了 3 天的“自由时间”，记迟交 7 天；扣除 30% 获得分数
• 她的实验报告获得了 91 的基础分。

她这次实验的报告分数：91×70%=64（四舍五入）。